Este é um artigo patrocinado trazido a você por Siemens.
A comparação structure versus esquemático (LVS) é uma etapa essential na verificação do projeto de circuito integrado (IC), garantindo que o structure físico do circuito corresponda à sua representação esquemática. O objetivo principal do LVS é verificar a exatidão e funcionalidade do projeto. Tradicionalmente, a comparação do LVS é realizada durante a verificação de aprovação, onde ferramentas dedicadas comparam dados de structure e esquemáticos para identificar quaisquer inconsistências ou erros. No entanto, a descoberta de erros na fase de aprovação leva a iterações demoradas que atrasam o encerramento do projeto e o tempo de lançamento no mercado. Embora a comparação do LVS em estágio inicial possa mitigar esses problemas, ela geralmente gera milhões de resultados de erros devido ao standing incompleto do projeto.
Para enfrentar esses desafios, desenvolvemos uma metodologia shift-left, permitindo que os projetistas realizem comparações de LVS mais cedo no fluxo de projeto. Ao incorporar verificações de LVS em estágios iniciais, as equipes de projeto podem detectar erros mais cedo e reduzir o número de iterações necessárias durante a aprovação. Vamos dar uma olhada mais profunda em como uma abordagem de verificação LVS de mudança para a esquerda pode aumentar a produtividade do projetista e acelerar a verificação.
O Calibre nmLVS™ Recon A solução Evaluate introduz um processo inteligente de mudança para a esquerda para comparação rápida e precisa de LVS no início do ciclo de design. Ele automatiza o black boxing de blocos incompletos e facilita o mapeamento automático de portas, permitindo que os projetistas obtenham iterações LVS mais rápidas em projetos em estágio inicial.
Desafios da verificação tradicional de LVS
No processo tradicional de verificação do LVS, os projetistas devem verificar o structure em relação à sua representação esquemática para garantir que o produto ultimate funcione conforme pretendido. Como todos os blocos de projeto devem estar concluídos e prontos para comparação ultimate, as equipes de verificação aguardam até os estágios de aprovação para realizar verificações completas. Quaisquer erros descobertos durante a execução do LVS em estágio ultimate podem desencadear iterações de verificação adicionais, levando ao desperdício de tempo e recursos. Os designers são então pegos em um ciclo de reexecução do processo LVS cada vez que uma correção ou atualização é implementada, resultando em um gargalo durante a aprovação.
Os projetistas poderiam executar a comparação de LVS mais cedo, embora nos estágios iniciais do projeto muitos blocos ainda não estejam finalizados, tornando impraticável uma comparação abrangente de LVS. Executar o LVS em designs incompletos pode gerar milhões de mensagens de erro, muitas das quais não são acionáveis porque se originam de partes incompletas do structure. Este número esmagador de resultados torna difícil identificar problemas reais de projeto, tornando os métodos LVS tradicionais impraticáveis para verificação em estágio inicial.
Conforme mostrado na figura 1, o fluxo de verificação pode ser mais complexo quando os blocos de design são concluídos em momentos diferentes, gerando múltiplas iterações de verificações à medida que cada bloco é integrado ao structure geral.
Figura 1: Ciclo de verificação de projeto com blocos em diferentes níveis de conclusão.
Mudando para a esquerda para verificação antecipada de LVS
Implementar uma metodologia shift-left para verificação de LVS significa realizar comparações de structure versus esquemático no início do ciclo de design, antes que todos os blocos sejam finalizados. Para permitir isso, o fluxo deve suportar flexibilidade ao lidar com projetos incompletos e permitir uma verificação mais direcionada de blocos e conexões críticas.
Uma maneira de conseguir isso é por meio de técnicas de automação, como black boxing e mapeamento de portas. Ao abstrair os detalhes internos dos blocos incompletos e ao mesmo tempo preservar suas informações de conectividade externa, o fluxo de verificação pode ser adaptado para focar nas interações entre seções concluídas e incompletas do projeto. O mapeamento automatizado de portas, por outro lado, garante que todas as conexões externas entre o structure e o esquema estejam corretamente alinhadas para comparações precisas no estágio inicial.
Uma nova abordagem para verificação antecipada de LVS
Uma metodologia avançada para verificação de LVS em estágio inicial aproveita esses processos automatizados para acelerar o processo de verificação shift-left. Por exemplo, a caixa preta inteligente de blocos incompletos pode reduzir significativamente o número de resultados de erros gerados, facilitando às equipes de verificação a identificação de problemas reais de conectividade entre os blocos.
O fluxo shift-left também se beneficia do uso de um poderoso mecanismo de comparação que pode analisar structure e dados esquemáticos de forma rápida e eficiente, evitando operações e cálculos desnecessários. Essa abordagem concentra-se nos problemas mais difíceis no início do fluxo, resultando em menos erros descobertos na fase de aprovação e, em última análise, acelerando o encerramento do projeto.
Os fluxos ilustrados na figura 2 mostram como esta metodologia shift-left simplifica o processo de verificação, reduzindo etapas desnecessárias e concentrando-se em questões críticas de design.
2: O fluxo LVS completo tradicional com todas as etapas (esquerda) versus o fluxo Calibre nmLVS Recon (direita).
Vantagens da comparação inicial de LVS
A adoção de uma metodologia shift-left para verificação de LVS oferece vários benefícios importantes para equipes de design de semicondutores:
Detecção precoce de erros: Ao realizar comparações de LVS no início do fluxo de projeto, os erros podem ser identificados e resolvidos antes que se tornem profundamente enraizados no projeto. Essa abordagem proativa reduz o risco de retrabalho dispendioso e minimiza o número de iterações necessárias durante a aprovação.
Verificação acelerada de projeto: A automação do processo de comparação agiliza a verificação do projeto, permitindo que os projetistas identifiquem e resolvam problemas com eficiência, mesmo quando todos os blocos não estão finalizados. Isto leva a uma verificação geral mais rápida do circuito e reduz o tempo e o esforço necessários para a inspeção handbook.
Colaboração e depuração aprimoradas: Com uma plataforma centralizada para verificar a correção do projeto e compartilhar suggestions, a verificação LVS em estágio inicial promove a colaboração entre as equipes de projeto. Os engenheiros podem isolar problemas de forma mais eficaz e fornecer insights aos seus colegas, melhorando a qualidade geral do projeto.
Maior confiança no design: Garantir o alinhamento entre o structure e as representações esquemáticas desde os estágios iniciais do projeto aumenta a confiança na correção do produto ultimate. Quando o projeto chega à aprovação, a maioria dos problemas críticos de conectividade já foram resolvidos.
Aplicações do mundo actual
O Calibre nmLVS Recon demonstrou benefícios significativos em projetos de design reais, incluindo melhorias de tempo de execução de 10x e requisitos de memória 3x menores. Uma equipe de verificação da Marvell, por exemplo, aprimorou seu fluxo LVS durante todo o ciclo de projeto usando o Calibre nmLVS SI, alcançando tempos de verificação mais rápidos e maior eficiência.
Conclusão
Transferir as tarefas de comparação de LVS mais cedo para o fluxo de projeto oferece benefícios significativos para as equipes de projeto de IC. Nossa nova abordagem para comparação inicial de LVS de nível superior automatiza o black boxing e o mapeamento de portas para que os projetistas possam realizar uma verificação abrangente mesmo quando todos os blocos não estão finalizados. Isso acelera a verificação do projeto, melhora a colaboração e aumenta a confiança do projeto em fluxos de trabalho de projeto de semicondutores.
Saiba mais baixando meu artigo técnico recente “Acelere a verificação do projeto com o Calibre nmLVS Recon Evaluate.”